幼女秀场 2nm，大决战！

（原标题：2nm幼女秀场，大决战！）

要是您但愿不错常常碰头，接待标星储藏哦~

台积电赢得了 FinFET。通盘值多礼贴的前沿逻辑遐想，以致英特尔的，都是在台积电位于台湾南部的 N5 和 N3 工艺上制造的。竞争敌手仍是被甩在死后。三星自 7nm 以来一直发扬欠安，良率也很低，英特尔在intle 4 和intel 3 的复苏之路上仍处于早期阶段；岂论是外部如故里面的主要客户都莫得无数目订购这些节点。

台积电将来能否占据主导地位尚未可知。FinFET 无法进一步彭胀，SRAM 微缩已有几个节点停滞。该行业正处于重要的转换点。前沿逻辑必须在将来 2-3 年内采用两种新范式：全栅极 (GAA) 和后面供电（BSPDN 或后面供电网络）。

英特尔在 10nm 节点上失败，并失去了 3 年的最初上风，原因有好多，包括未采用 EUV 以及在器具供应链不肃肃的情况下过渡到钴金属化，尽管应用材料申饬他们的器具尚未准备就绪。GAA 和 BSPDN 的新形状为代工场的竞争递次带来了新的契机。它们以致可能为该规模的新进入者翻开大门——日本政府支合手的 2nm 代工初创公司 Rapidus。

跟着建造顶端晶圆厂所需的老本开销猛增，这意味着三星或英特尔可能被动退出竞争。底下咱们将详备琢磨这些主题：深刻接洽 BSPDN 时期，然后是通盘四家晶圆厂的前沿逻辑阶梯图、其工艺时期的竞争力以及SRAM 彭胀等等

Gate All Around 并非新时期。据三星称，该时期仍是插足无数目分娩了几年，但本色情况是，它只用于单个低容量比特币挖矿芯片，况且莫得任何 SRAM。Gate All Around 架构是一个紧要主题，因为从 2nm 到本世纪末，通盘前沿节点都将使用它。

后面供电网络 (BSPDN) 基础学问

除了栅极环绕晶体管除外，BSPDN 是下一代逻辑工艺时期的另一项紧要创新。在通盘刻下的数字逻辑工艺时期中，开首在晶圆上制造晶体管，然后再制造数十层金属层，这些金属层为晶体管提供电源并在晶体管与外界之间传送信号。

电路的减弱意味着晶体管和互连都必须减弱。在当年，这确实是过后才料想的，但互连的减弱仍是变得比晶体管的减弱更艰辛。举例，卓绝 90% 的 EUV 光刻时期本色上用于互连（战役、通孔和金属层），而不是晶体管层自己。跟着导线自己的物理尺寸减小，芯片上的晶体管越多意味着互连越多。这推动了所需互连层数目的稳步增长。层数越多意味着制酿成本越高、布线遐想越艰辛，况且跟着信号旅途变长，性能会诽谤。

可乐橾在线

这并不料味着该行业罢手了朝上。材料创新、遐想时期协同优化 (DTCO) 和 EUV 光刻时期推动了互连微缩到现在的工艺节点。但跟着这一战略变得越来越隆盛，箝制不休减弱。践诺 BSPDN 的诡计脱手变得挑升想。这不是一个新想法，仅仅时机已到。现在是互连创新的时候了，距离上一次互连的发展（即 1997 年从铝到铜的转变）仍是当年了近 30 年。

BSPDN 的中枢想想是将电源布线移至晶圆后面。这么不错为信号布线留出空间，信号布线保留在正面，而电源则移至后面。从架构上讲，这意味着短于 6T（轨谈）的圭臬单位愈加可行。6T 指的是圭臬单位的单位高度，圭臬单位是数字逻辑的基本构建块，举例 NAND 门，单位高度常常以 T 的倍数来计算，T 是单位跨越的金属 2 线或“轨谈”的数目。越短越好：更小的单位不错提高密度，而无需彭胀鳍片、栅极和金属互连等底层功能。彭胀更多功能的成本很高，因为它需要更好的光刻时期。

从上方看，圭臬cell的顶部和底部被 M2 金属层中的宽金属导轨所料理。这些导轨为电板提供电源和参考电压，并会聚到更高金属层中的其余供电网络。这些导轨是典型的仅正面电板总高度 6T 的一部分 - 将它们移到后面意味着电板不错减弱到 5T 或更短。

BSPDN 还在两个方面改善了电力传输。开首，为晶体管供电的互连长度大大裁汰。3nm 节点的正面电力传输必须穿越 15 层以上的金属层，而后面电力传输可能包含少于 5 层且导线更粗（电阻更低）。因此，剖析电阻酿成的功率损耗不错减少约莫一个数目级。

其次，BSPDN 减少了对积极互连微缩的需求。铜线的电阻跟着其直径在 100nm 以下的范围内减弱而呈指数级增长。而现在，前沿时期的线宽远低于 20nm，电阻是一个重要问题。这是不可取的，因为高线电阻会奢侈功率并在芯片中产生过多的热量。这不是一个持久的科罚有蓄意——微缩将不时，也需要铜替代品——但 BSPDN 不错缓解这一问题。

总体而言，与高性能遐想中的近似前端工艺比较，BSPDN 的功耗诽谤了约 15-20%。

面前，有三种不同的方法正在探索和/或践诺用于后面供电：buried power rail， power via， 和backside contact。

01

埋地电力轨（buried power rail）

埋入式电源轨 (BPR) 是后面电源终了中最浅薄的一种。早期接洽使用了这种有蓄意，随后的架构也基于这一核情态念。它需要将电源轨从 M2 金属层中晶体管顶部的平淡位置移到晶体管下方的水平位置。这使得架构不错减弱，因为宽电源轨被紧贴晶体管下方的细长轨谈所取代。然则，埋入式电源轨仍然通过正面金属层会聚到晶体管，并通过硅通孔 (TSV) 会聚到后面的供电网络。这意味着全体单位高度不错减少约 1T，即约莫 15%。

构建 BPR 相对浅薄，但有一个主要风险：在前段制程 (FEOL) 中使用金属。传统上，金属仅限于中段制程 (MOL) 和后段制程 (BEOL) 工艺，即晶体管制造完成后。这是为了幸免导电金属混浊半导体器件。晶圆厂对此相等疼爱 - 许多晶圆厂的 FEOL 专用器具禁止运行任何带有金属层的晶圆。晶圆厂必须蹂躏这条划定来构建埋入式电源轨，因为证据界说，BPR 必须在晶体管之前集成。本色上，莫得东谈主快意蹂躏这条划定，而且似乎任何 HVM 工艺都不会采用 BPR。

另一个挑战是对辘集中到埋轨的驱动后面特征。键合到复旧晶圆上会引起必须改造的误会，这使得键合光泽刻变得愈加艰辛。ASML 和其他公司在这方面取得了显赫进展，键合后重复智商足以满足 BPR 有蓄意的条款 - 但对于后面战役等更复杂的选项而言，还处于规格的旯旮。

02

PowerVia

PowerVia 是英特尔的后面电源科罚有蓄意。它在两个主要方面对 BPR 进行了改进：

1、电源轨移至晶圆后面，幸免了BPR的混浊风险。

2、由于从晶圆正面舍弃了电源布线，因此电板尺寸减弱服从更佳。

PowerVia 是 BPR 办法的奥密演进。在前端处理经由中，PowerVia 皆备跳过了电源轨。除了幸免在晶体管前千里积金属的混浊风险外，它还省去了隆盛的瞄准重要工艺法子（将 BPR 瞄准晶体管通谈）。在千兆晶圆厂限制下，像这么的单个重要层在器具上的成本可能只须几亿好意思元。

与传统的全正面有蓄意比较，独一增多的法子是在晶体管触点之后构建的又高又细的 PowerVia。该通孔从触点蔓延到晶圆衬底的深处。完成正面后，晶圆被翻转、键合和减薄。由于通孔蔓延到晶圆后面深处，因此不错在减薄经由中泄露它们而不会损坏晶体管。这种奥密的“自瞄准”方法大大简化了必须与 PowerVias 对皆的后面图案（此触点中的自瞄准本色上意味着对皆条款大大放宽，即更低廉且良率更高）。

这种方法还具有缩放上风。BPR 通过一个通孔从晶体管触点顶部会聚到晶体管，穿过正面的金属层，然后通过另一个通孔向下到达 BPR 自己。这些低金属层是重要的缩放箝制身分之一，因为它们需要一些最小的功能和相等拥堵的布线 - 通过它来布线电源，BPR 对缓解那边的问题不著顺利。PowerVia 有所匡助。径直从晶体管触点向下布线到 BSPDN 意味着莫得电源通过重要的正面金属层布线。这意味着不错放宽这些层的间距（诽谤成本），缩放不错更积极，信号线不错代替重新定位的电源线，或者三者的某种夹杂。

然则，仍有一些圭臬单位缩放尚待科罚。PowerVia 诚然比 BPR 薄，但仍对总单位高度有影响。

03

Direct Backside Contacts

径直后面战役（DBC 或 BSC，即后面战役）提供了一种舍弃功率对圭臬单位高度影响的方法。换句话说，它们终澄莹通盘后面电源有蓄意中最大的彭胀上风。这个想法是 BPR 和 PowerVia 的当然蔓延 - 不是从战役的顶部或侧面布线，而是通过底部布线。

诚然这个想法很浅薄，但事实讲授，后面战役是风险最高、讲述最高的 BSPDN 选项。制造它们并遏止易。主要驱起程分是间距，或者说战役必须与其他特征对皆的距离。对于 BPR 和 PowerVia，会聚到后面的特征的间距简略与单位的高度换取，对于当代顶端工艺来说，间距约莫为 150-250nm。在键合光泽刻中，对第一个后面电源层进行图案化所需的清除层大于 10nm。这种清除层和大于 150nm 的间距不错通过低廉的（更低廉的）DUV 扫描仪简短终了。

对于径直后面战役，条款要高得多。电源布线的战役形成在源极和漏极下方。源极到漏极的距离简略特地于战役多晶硅间距 (CPP)，即栅极到栅极的距离。当代工艺的 CPP 是人所共知的，因此它让咱们简略了解了 BS 战役所需的间距 - 约莫为 50nm。这远远超出了单次 ArF 浸没曝光的远隔率，需要更隆盛的多重图案化有蓄意或 EUV。由于规格小于 5nm，重复也变得具有挑战性。常常这对于高端扫描仪来说不是问题，但在这里却极具挑战性，因为晶圆键合锁定了高阶失真。

另一个挑战是 FEOL 中的金属使用，但当代后面战役有蓄意对此有一个奥密的科罚方法。与 BPR 雷同，它们需要在晶体管之前制造一个迥殊的特征。但战役最初是用非导电占位材料填充的，而不是金属。一朝占位符在减薄经由中显泄露来（如 PowerVia，这些特征是自瞄准的），就不错蚀刻掉它们并用金属代替。这个手段不适用于 BPR，因为它们的纵横比很高，因此很难干净地蚀刻出占位符材料。

尽管难以分娩，但后面战役的公正却相等显赫：表面上，6T 正面单位不错减弱约 25%，降至 4.5T 以致 4T。本色上，不是减弱单位尺寸，而是用信号线代替重新定位的电源线。这显赫改善了布线，况且在芯片级仍终澄莹密度训诲。剖析电阻显赫诽谤，功耗诽谤约 15%。时钟频率可提高 5% 以上。由于正面和后面的剖析都不错更大，从而诽谤了电转移风险并允许更快的切换或更高的电流，因此可靠性得到了提高。IMEC、Google 和 Cadence 本年在 VLSI 上展示的一项接洽发现，高功率 (HP) 库终澄莹最大的公正，这些库常常用于 AI 加快器等 HPC 应用。

请防卫，这些公正并非毫无代价。总层数最多可增多 20%。晶圆减薄诚然不会影响晶体管等有源元件，但会诽谤依赖于厚硅的二极管等无源器件的性能——需要采选变通方法。通盘后面工艺都必须与前端器件兼容：即它们弗成需要会损坏晶体管的高温。

将来，后面将不仅限于电源和全局时钟。信号和 BEOL 设备（如电容器）（英特尔仍是在后面再漫步层中展示了 MIM 电容器）也可能挪动。对于堆叠晶体管 (CFET) 来说，这少许很紧要，因为底部设备的信号必须通过后面布线才略终了全面缩放上风。1.4nm 节点及以后应该脱手在后面包含更大的复杂性。

阶梯图：Rapidus、三星、英特尔、台积电

在代工场阶梯图上，GAA 和 BSPDN 在时期和架构上都存在着令东谈主惊诧的各异。

从代工竞赛的最新参与者脱手：Rapidus 是一家新兴的日本代工场，其降生源于但愿在先进半导体制造规模夺回同等地位的愿望。他们得到了日本政府的巨额补贴，并得到了丰田、索尼等 8 家大型国内公司的迥殊资助。他们暗示，他们的宗旨是在 2025 年 4 月开设一条 2nm 熟谙线，在 2027 年终了无数目分娩，并进一步将节点开发到至少 1.4nm 节点。这是一家全新的公司，试图从 2022 年开辟到在逻辑前沿终了无数目分娩 (HVM)，用 5 年时期。咱们服气，他们前边的路会相等贫困。

通过灭亡开发相助伙伴关系，Rapidus 将获取 IBM 2nm 工艺时期的许可并将其插足分娩。该工艺尚未大限制使用（IBM 的办事器芯片是在旧的 GlobalFoundries 节点上制造的，现在采用三星 5nm）。该工艺强调小批量，以终了快速迭代和快速学习。对于一家试图训诲前沿逻辑的新兴公司来说，这可能是挑升想的，但他们正在以学习速率换取高良率服从。他们的竞争敌手使用无数目是有原因的。

小批量不错裁汰某些法子（举例bakes）的处理时期，因为小腔室更容易加热和冷却。但它们大大增多了对计量的需求。对于无数目，常常对一个晶圆进行计量，并假定同期处理的其他 24 个以上晶圆的收尾相似。小批量本色上意味着每个晶圆都是一个需要我方计量的“特殊雪花”。增多的计量职守应该卓绝小批量的上风。

他们的生意主张也值得怀疑。与台积电巨头（一家在工艺上具有竞争力但财务上受到挑战的英特尔）和三星（不错调度通盘集团（和国度）的防卫力和财务资源）比较，他们在市集上的地位若何？是什么促使客户将 IP 转变到新工艺上，而该工艺的筹办每月产能仅为 25，000 片晶圆（而台积电在 HVM 的头几年常常为 100，000 片以上）？日本政府对 2nm 逻辑的国内需求很少以致莫得，因此无法推动 Rapidus。很出丑出他们将如安在性能或成本方面找到竞争上风。到面前为止，还莫得签约任何具有挑升想数目的客户——Tenstorrent 仍是得到证明，IBM 可能会在其大型机芯片上对其进行测试。

此外，他们的阶梯图不包括后面供电。这在 HPC 应用中是一个劣势，因为竞争工艺将通过包含 BSPDN 来提供更好的性能和密度。单晶圆批量器具的研发很难转变到多晶圆批量器具上

三星也面对“客户挑战”，但正在鼓舞自利自为的阶梯图。从时期上讲，早在 2022 年，他们就率先在 SF3E 节点上量产 GAA，但这并莫得以任何挑升想的神色终了居品化。因此，SF2 更像是一个进化节点，而不是转变性的节点。三星行将推出的节点之一可能会在堆栈中添加第四个纳米片——在可预见的将来，大多数其他节点都将使用 3 个。SF2P 将提供比 SF2 更高的速率和略低的密度。

他们的阶梯图上的主要亮点是 2027 年在 SF2Z 节点引入后面电源。2024 年 6 月的三星代工论坛上详备先容了该工艺将践诺后面战役，以将电源和全局时钟移至后面。性能训诲了 8%，功耗诽谤了 15%，面积减少了 7%——通盘这些都是相对合理的说法。

SF1.4 将减弱金属和栅极间距，并对纳米片进行某种改变，这仅仅一个预计。可能是 2D 通谈材料，尽管这个时期点相等报复。

英特尔仍是脱手加快其 GAA + BSPDN 节点 18A。之前的 20A 工艺最近被毁掉，但出于财务原因，而非时期原因。证据最近对于 18A 纰谬密度已步入正轨的讲明，看来工艺时期可能是该公司面前独一进展奏凯的事情。

值得防卫的是，英特尔正在使用 PowerVia 有蓄意进行后面供电。正如咱们上头所胪陈的，这应该更容易制造，但与径直后面战役比较，其限制上风较小。

凭借 N2，台积电不时稳步鼓舞工艺节点改进，推动其股价多年来合手续飞腾。N2 将于来岁通过台积电首款 GAA 架构（但不包含 BSPDN）终了无数目分娩。变体 N2P 和 N2X 将在 2026 年提供微小改进，并不才半年推出首个 GAA + 后面电源节点 A16。与三星雷同，他们取舍一头扎进采用后面战役有蓄意的 BSPDN，而不是更浅薄、更保守的 BPR 或 PowerVia 选项。

在第一代中，他们采用的后面战役似乎比较保守。宣称的 7-10% 密度增多约莫是表面上单位缩放可能增多的一半。这么作念可能是为了保合手与 N2 的遐想兼容性，FEOL 可能保合手不变，只需重新进行布线即可诓骗后面电源网络。IR 压降也显赫诽谤，功率可能提高 20%。

每家代工场对 GAA 的践诺大体相似，区别在于它们在功能彭胀方面的积极进度。它们对性能、功率和密度的声明各异很大 - 在经过稳固考据之前，这些声明应合手保留魄力。

SRAM 彭胀：竹篮吊水

SRAM 微缩是推动芯片功能逐代改进的重要驱起程分，因为它是速率最快的存储器，况且最接近逻辑。每个芯片遐想师都但愿领有更多的 SRAM（而不会影响芯单方面积或成本）。

然则，自 5nm 节点以来，SRAM 位单位微缩一直停滞不前，台积电的 N3 和 N2 节点确实莫得提供位单位微缩。大多数在其他场地终了微缩的微缩战略要么莫得效，要么很久以前就在 SRAM 单位中践诺了。举例，单鳍晶体管终于在 N3 顶用于逻辑 - 但自英特尔 22nm（第一个finFET工艺）以来，高密度 SRAM 一直是单鳍。由于位单位布线仍是优化，因此后面功率确实莫得公正。

晶体管长度和宽度的减少是 SRAM 位单位减弱的最有劲杠杆。与单鳍片器件比较，GAA 晶体管略小，因为晶体管通谈长度和晶体管之间的间距不错减小。这意味着位单位在从 finFET 到 GAA 的转变中将获取一次性的减弱上风，但在后续节点中可能不会有太大上风。

触点将位单位中的晶体管与电源和信号会聚起来，也箝制了单位的彭胀。它们必须饱和大才略形成低电阻会聚，并保合手最小拆开以幸免相邻触点之间短路。跟着材料工程的朝上，这些也在逐渐彭胀。

与其他逻辑雷同，SRAM 外围设备仍受益于当代 DTCO（遐想时期协同优化）和其他彭胀时期。当台积电宣称从 N3E 到 N2 的 SRAM 密度提高了 22% 时，这主要来自外围彭胀。灾难的是，在责任内存和 L2 或 L3 缓存等重要应用中，外围设备仅占 SRAM 总面积的一小部分，因此这里的公正不会那么显著。要是合适条款，全体性能改进将主要来自逻辑单位，而不是 SRAM。

三大代工场将在 2025 年真刚直限制推出 GAA，Rapidus 将在 2027 年紧随自后。英特尔将率先推出 BSPDN，时期比预期早一年傍边，但尽管名为 18A，但其密度更接近 3 纳米工艺。

https://www.semianalysis.com/p/clash-of-the-foundries

半导体极品公众号推选

专注半导体规模更多原创内容

矜恤公共半导体产业动向与趋势

*免责声明：本文由作家原创。著述内容系作家个东谈主不雅点，半导体行业不雅察转载仅为了传达一种不同的不雅点，不代表半导体行业不雅察对该不雅点赞同或支合手，要是有任何异议，接待干系半导体行业不雅察。

今天是《半导体行业不雅察》为您共享的第3903内容，接待矜恤。

『半导体第一垂直媒体』

及时 专科 原创 深度

公众号ID：icbank

可爱咱们的内容就点“在看”共享给小伙伴哦幼女秀场